高速信号完整性测试

高速信号完整性测试：保证数据传输质量的关键

背景：

随着电子技术的飞速发展，数字信号的频率和速度不断提升，使得信号在传输过程中更容易受到各种干扰和损耗。信号完整性测试能够帮助工程师准确评估信号质量，预测系统在实际运行中的性能，从而在设计阶段就避免潜在的问题。通过信号完整性测试，可以优化电路设计、选择合适的元器件和布线方式，提高系统的抗干扰能力和稳定性。

高速串行总线：

优势：

1. 并行总线时钟速率物理限制在1GHz至2GHz左右,因为单个时钟和数据线引入的偏斜会在更高的速率下导致误码。串行总线有效的解决了这个问题。
2. 以差分信号进行传输,有很高的共模抑制比。
3. 使用嵌入式时钟,免除时钟与数据传输的延时误差。
4. 多条串行链路可以连贯地捆绑在一起,使之有更高的数据吞吐量，PCB布线也更加简洁。
5. 更长的传输距离,更快地传输速度。如USB3.2单条lane传输速率可以达到10Gbps，更高的USB4.0可以达到20Gbps。

劣势：

1. 信号高于5Gbps时,有跳变位的数据会给模拟设计带来极大的挑战。
2. 需要使用高质量的PCB、连接器和线缆才能保证这些高速信号完美的传输。
3. 设计高速串行链路时需要考虑传输线理论,采用合适的技术来最大限度地减少信号失真。在如此快速的信号环境中,信号完整性测试就变得尤为重要。特别是数据的抖动以及使用眼图进行信号质量的评估,是工程师最常用最直接的方法。

抖动的来源：

辐射信号；传导信号之间的串扰；散射效应；阻抗失配；数据相关抖动；电源引起的信号抖动；热噪声，机械噪声，杂散颗粒，“粉红”噪声。

抖动的概念:

抖动指的是事件的理想时序与实际时序之间的偏差。周期性的采样时钟可以让数字系统进行正确的通信，如果时钟信号发生了抖动，将会引起数字波形发生变形。如下图:

TIE（时间间隔误差）

为信号相对于参考时钟的定时误差，TIE在高速数字系统中即为抖动，在抖动测量中将被测信号的边沿与时钟恢复建立的理想边沿进行比较，按照理想数据速率测量所有的信号间隔。
TIE_n=TIE n=tn-tn(ref)

Cycle-cycle抖动

对第一个信号周期进行测量，然后用第二个信号周期减去第一个信号周期，依次类推

抖动的分解

RJ:随机抖动，一般情况下随机抖动PDF(概率密度函数)符合高斯正态分布，理论上样本数量越多，测试的分布范围越宽，样本足够大时，其分布范围趋近无穷大，因此他是无界(Unbounded)的。其大小通常用标准偏差o来表示。RJ主要来自于内部的热能现象，热能分子和原子的振动，机械噪声，外部的宇宙射线等等，无法消除。

DJ:确定性抖动，DJ不是高斯分布，DJ是有界的，其概率密度函数(PDF)呈离散分布。

TJ:基于误码率估算的总体抖动。我们在抖动直方图看到的抖动分布是TJ，其概率密度函数是DJ和RJ卷积而来。

PJ:周期性抖动，表示TIE随时间变化是重复的，周期性的。其产生的原因可能是系统内部被某一个特定频率的信号调制或干扰，周期性抖动和相位调制是等效的，其趋势图也呈现周期性变化。

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